如果说过去十年半导体产业的答案是“芯片制程”——从几微米一路往下走到几纳米，那未来十年的答案已经变了。2026年5月14日，台积电在年度技术论坛上抛出了一个意味深长的“三层蛋糕”理论。

外界常以“五层蛋糕”描述AI生态系统，而台积电副共同营运长张晓强则从芯片角度重新拆解，明确划分出三个核心层次：最底层是运算（Compute），中间是异质整合与3D IC，最上层——也是被张晓强在会上反复敲黑板强调的“未来最重要的”那一层——是光子与光学互连。

张晓强甚至直接在现场喊话：“一定要记住COUPE”，足见这项技术在台积电战略布局中的核心地位。

一句话概括核心趋势：晶体管微缩的红利正肉眼可见地见顶，未来的AI算力提升将完全依靠先进封装和光互连来驱动。而支撑这场技术范式转移的三大技术支柱，正是台积电正在打造的完整“三层蛋糕”AI平台架构——SoIC（系统整合芯片封装）、CoWoS（基板上晶圆上封装）以及COUPE光互连技术，三者层层递进、协同发力，共同构筑起台积电在AI时代的技术壁垒。

做分析师这么多年，我可以非常明确地告诉你：2026年不仅是台积电这一战略全面落地的元年，更是AI算力基础设施从“以电为轴”迈向“光电融合”的颠覆性拐点，一场围绕算力整合的产业革命已然拉开序幕。

先看最靠近底层计算能力的技术——CoWoS。只要跟踪过AI芯片的人都不会陌生，它是打通高性能计算芯片和高带宽内存（HBM）之间“高速公路”的关键。

在当前的AI加速卡中，无论是NVIDIA的H200、B200还是AMD的MI300X，背后几乎都离不开台积电的CoWoS封装，其核心价值已成为高端AI芯片量产的必备前提。

但不能只把它当做一个普通技术看待，CoWoS的产能，现在直接就等于AI芯片的出货上限。

数据就是最好的铁证：台积电CoWoS产能正在以前所未有的速度膨胀，2022至2027年的产能复合年增长率超过80%，且目前已有超过80%产能用于支持AI相关应用，未来还将持续以超过85%的年复合成长率扩充产能。

截至2026年底，CoWoS的目标月产能已达到120K片晶圆左右。要知道，英伟达、AMD、博通等头部客户已经几乎锁死了全部产能余量——这背后反映的是AI训练与推理需求的指数级增长，也印证了CoWoS在AI产业链中的核心地位。

根据最新的供应链信息，CoWoS良率已经达到了令人难以置信的98%，意味着台积电在超高精度、超大尺寸的异质整合制造能力上已经形成了几乎坚不可摧的“护城河”。

更值得关注的是规模上的持续跨越。

台积电目前已量产全球最大的5.5倍光罩尺寸的CoWoS封装，并披露了极其激进的迭代时间表：2028年将推出14倍光罩尺寸版本（可整合20颗HBM），到2029年进一步推出能容纳24个HBM堆栈的“超级封装”版本。

据悉，台积电预计还将在2026年晚些时候发布第五代CoWoS-S技术，其晶体管密度将是第三代的20倍，持续巩固技术领先优势。

这里要停下来思考一个深层问题：为什么封装忽然变成了整个AI产业链的“命门”？答案其实很简单：HBM内存的带宽扩张已经超出了传统电信号传输的物理极限。在CPU、GPU和HBM之间，信号传输距离每缩短一毫米，延迟和功耗都能获得肉眼可见的改善。

CoWoS通过高密度硅中介层，把计算芯片和存储芯片“面对面”放在同一个高速通道上，就是为了在电信号还能“扛得住”的时候最大程度挤压出最后的效率。

在整个硅光互连全面成熟之前的窗口期，CoWoS就是算力集群的唯一“总基座”，支撑着当前AI算力的规模化释放。

产业链影响正在加速外溢：CoWoS的持续扩产直接推高了ABF载板的需求，这一材料的订单交期已经拉长到8个月以上。同时，HBM存储的三巨头——三星、SK海力士、美光——也在大厂爆买的CoWoS封装中直接受益，3D堆叠存储器的出货量正在2026年下半年集中放量。

一句话，CoWoS不仅是“工程问题”，而是整个AI算力价值链上正在被深刻重构的权力分配中心，其产能和技术迭代速度，直接决定了全球AI算力的供给能力。

如果说CoWoS是在二维平面上做大规模整合，那SoIC就是在第三维度上实现真正的“高楼式”堆叠。

SoIC全称System on Integrated Chips，隶属台积电3DFabric先进封装家族，目标是通过超高密度的垂直堆叠来大幅缩小芯片体积、提升带宽并降低功耗，是台积电实现“超越摩尔”的核心技术抓手。

台积电3DFabric技术平台包含前端芯片堆叠SoIC技术和后端先进封装CoWoS、InFO技术，而SoIC的崛起，正推动封装技术从平面整合向立体堆叠升级。

但真正具有革命意义的变化，体现在SoIC从第一代到第二代的技术路线切换上。

台积电已明确公布了技术路线图——核心变革是从传统的Face-to-Back（F2B）转向Face-to-Face（F2F）堆叠。

这个变化在实际数据上体现得非常清楚：在F2B设计下，信号必须穿过底部的硅通孔（TSV）和多层金属，存在较大的延迟和功耗损失，信号密度仅有1500个/平方毫米。而在F2F堆叠中，两颗芯片的金属层通过混合铜键合技术直接连接，信号密度呈数量级提升至14000个/平方毫米——几乎接近了片内互连的物理极限。

这意味着，从封装外部看，两颗完全不同的芯片在功能和数据交换层面正变得越来越像“同一颗芯片”，实现了芯片间的高效协同。

值得注意的是，AMD的3.5D封装本质上就是台积电两大尖端工艺的融合创新，既采用了基于Cu-Cu混合键合的SoIC 3D堆叠技术，将GPU计算芯片或CPU芯片垂直堆叠在I/O芯片（IOD）之上，实现了超15倍的互连密度提升与极致能效；同时又依托CoWoS 2.5D硅中介层，将多个3D堆叠模块与HBM3内存进行高密度并排互连，而其核心的F2F HCB技术，正是台积电SoIC-X（无凸块）堆叠技术的专属落地方案。

展望更远的技术路线，台积电已经规划了清晰的SoIC迭代路径。

目前已量产的互连间距为6μm，公司目标到2029年大幅缩小至4.5μm，长远来看，预计将于2035年前实现1μm以内的SoIC互连，进一步逼近物理极限。同时，在芯片制程层面的堆叠也在同步推进：2028年将实现N2-on-N2的堆叠技术，到2029年，A14-on-A14的SoIC也将进入量产，且其芯片对芯片的I/O密度比N2-on-N2版本提升约1.8倍。

此外，SoIC还有CoW（Chip on Wafer）和WoW（Wafer on Wafer）两种键合方式，目前CoW和WoW的研发进度基本一致，均已推进至N7/N6工艺，后续将逐步实现N5工艺的突破。

如果你问我SoIC最核心的行业价值是什么，我会给出两个字的答案——“换道超车”。当工艺制程微缩的成本和难度不断逼近极限时，垂直堆叠成为驱动每一代AI芯片能效持续翻倍的“第二曲线”。

实际上，博通已经在2026年2月宣布将其3.5D XDSiP平台投入商用，通过F2F技术打造2纳米定制化SoC，向富士通的Monaka处理器供货。

这不是实验室概念验证，而是商业化批量落地的事实信号，也印证了SoIC技术的产业价值已经得到市场认可。

我必须用更强烈的语气来评价COUPE：这是本次台积电技术论坛上最值得记住的三个字。张晓强在现场连续三次叮嘱行业“一定要记住COUPE”，绝对不是因为客气。

因为COUPE解决的，是仅靠电信号无法突破的“终极瓶颈”——光的传输方案，也是台积电抢占未来AI互连制高点的关键布局。

COUPE的全称是紧凑型通用光子引擎（Compact Universal Photonic Engine）。

其核心技术路径非常清晰：通过SoIC技术将电子集成电路（EIC，如驱动/接收电路）与光子集成电路（PIC，如光栅耦合器、调制器）进行3D垂直堆叠，让电学与光学组件之间的距离大幅缩短到极致，从而实现带宽的跨越式提升和功耗的断崖式下降，减少电耦合损耗。

作为台积电新型异构集成解决方案的重要组成部分，COUPE正在推动半导体行业从CMOS向CSYS（Complementary Systems，SOCs and Chiplets integration）、从摩尔时代向超越摩尔时代过渡。

在这一技术架构下，台积电已经冲到了量产落地的最前沿。

全球首款采用COUPE技术的200Gbps微环调制器（Micro Ring Modulator）已于2026年正式启动生产，且实现了低于一亿分之一（BER < 10⁻⁸）的比特误码率——这意味着光信号的传输稳定性已经达到了可大规模商业部署的水平。

除了MRM，COUPE在PIC端还同时集成了马赫-曾德尔调制器（MZM），用于支撑高速、高功率场景，两者互补构成高效CPO（共封装光学）传输方案的基础，为不同场景的AI算力传输提供适配方案。

把COUPE和传统铜线方案放在一起对比，差异就是“代际碾压”。

台积电先进技术业务开发处长袁立本在论坛上披露了一组直接PK的数据：相比传统铜线，COUPE可使系统能效提升4倍、延迟降低10倍；如果进一步与封装平台做深度整合，能效甚至可以做到10倍的提升，延迟降低20倍。

另外，从实测数据来看，COUPE方案下净插入损耗为0，1D光栅耦合器插入损耗≤-1.2dB，光学性能达到了极高的水准，完全满足AI集群高速传输的需求。

更宏大的蓝图还在后面。台积电已明确规划到2030年前，将继续通过400Gbps光调变器、多波长与多光纤阵列技术，将带宽密度再提升8倍，最终达到4TBps的量级。

台积电内部的硅光子路线图也是按照“MZM→MRM→WDM（波分复用）”的节奏推进，目标是每代带宽翻倍，以满足AI计算需求的持续指数级增长。

与此同时，晶圆测试、光纤阵列单元与高速光学封装组装三大环节的技术突破，也将为COUPE的规模化落地提供支撑，台积电正通过SiPhIA的跨企业协作框架，与产业伙伴共同推进这三个环节的标准建立与量产落地。

很多人不理解为什么光的方案如此必要。背后是一个硬核的物理学事实：电信号在高速传输中的功耗损耗随距离和速率急剧放大。在AI集群从72颗GPU扩展到576颗GPU的过程中，如果继续依赖铜线互联，整个系统的功耗和发热将远超可承载范围。

而在COUPE架构下，光信号天生具备长距离、低功耗、高带宽的物理优势——这就是为什么硅光与COUPE技术注定成为未来AI系统降低延迟和功耗的核心“解药”。

从客户动向来看，英伟达和博通等头部厂商已开始采用台积电COUPE技术，侧面验证了这一方案的落地可执行性和领先地位。其中，英伟达在3月GTC大会上介绍的CPO交换机Spectrum-X，就是由台积电COUPE平台将光子元件直接集成在芯片上，英伟达也是全球唯一的量产方，该产品通过CPO与ASIC直接集成，打破了大型AI工厂电信号的限制，开创了AI基础设施的新时代。

COUPE光互连技术的量产落地，直接意味着CPO（光电共封装）产业链的成熟度全面达标。

台积电今年4月已经宣布，COUPE硅光整合平台将在2026年进入规模化量产，成为推动CPO落地的关键里程碑——这也意味着，2026年就是CPO真正的“产业化元年”，AI光通信正式进入产业化加速阶段。

最直接的市场空间数据来自行业机构的测算。

综合多家预测，CPO市场规模预计将从2027年的不足5亿美元，激增至2030年的约100亿美元，其中数据中心内部的扩展应用（Scale-up）将取代传统横向扩展，成为核心增长引擎。

另一份百谏方略的调研分析也显示，2026年全球CPO市场规模约为2.69亿美元，预计到2033年将增长至41.48亿美元，年复合增长率接近48%；

而LightCounting则预测，全球CPO端口的销售量将从2023年的5万增长到2027年的450万，四年时间提升达90倍。

高盛最新的研报则给出了一个更宏观的视角：光互联的潜在市场规模有望从150亿美元暴增至1540亿美元，增幅达10倍以上，核心驱动力正是数据中心架构从横向扩展（Scale-out）向纵向扩展（Scale-up）的转变。

不同预测在绝对数字上有所差异，但指向的方向高度一致：这是一个正在以指数级速度膨胀的巨大增量市场，蕴藏着万亿级的产业机遇。

从产业节奏来看，TrendForce数据显示，2026年CPO在AI数据中心光通信模块中的渗透率还只有约0.5%，但在其高速增长曲线下，到2030年这一数字将突破35%。

国金证券的研报做了非常精准的阶段划分：当前CPO行业正在从“0→1”迈向“1→N”，前道硅光测试、中道封装集成、后道系统测试设备将迎来全线爆发。

需要注意的是，受制于良率、散热、成本、可维护性等因素，CPO尚不会快速替代传统光模块，而是长期并行演进，机构测算，2026年CPO对传统光模块需求稀释约3%，2027年约11%，2028年约16%，大规模落地大概率要在2027-2028年之后。

从产业落地来看，作为英伟达全光CPO唯一代工与设计制造商，鸿海的出货量预期大幅上调，此前计划2026年出货量超万台，如今上调为2026至2027年超5万台；

此前4月工业富联也透露，CPO全光交换机样机开始出货，后续随着市场空间的逐步打开，将为公司整体盈利质量带来结构性改善。相比传统可插拔光模块，CPO将光引擎与交换芯片共基板封装，电气距离从300mm缩至50mm内，功耗下降60%-68%、信号完整性提升63倍，成为破解AI集群功耗、带宽、密度三大瓶颈的唯一方案。

据Semianalysis测算，在3层网络的集群当中，采用CPO方案后总的网络功耗可以降低23%；对于3层网络的GB300NVL72机柜，相比传统DSP光模块方案可降低21%的网络成本，总成本降低3%；而如果将网络压缩至两层CPO方案，则可以降低46%的网络成本，总成本降低7%，其产业价值凸显。

对于国内的产业参与者而言，这意味着一句再真实不过的结论：国产设备与核心器件迎来了“历史性替代窗口”。

在市场和政策双重利好下，众多国内上市公司加速在CPO赛道布局，价值层级可以梳理为几大关键方向：

• CPO光路的微透镜国产替代正在加速，硅光模块所需的高功率连续波（CW）光源成为关键“卡脖子”环节，长光华芯等企业在该领域持续发力，推出的高功率光通信激光芯片为CPO模块高性能运作提供支撑；

• 光纤连接单元FAU、MPO连接器、保偏光纤等精密互联器件的配套价值持续提升，天孚通信等企业凭借精密制造技术，研发出适配CPO的高性能光器件，性能和稳定性达行业领先水平；

• 此外，中际旭创、新易盛等企业也在加速光模块向800G及以上速率迭代，积极布局CPO相关产品，抢占市场先机。

当这些技术趋势清晰地铺陈在眼前时，整个AI硬件产业正在经历一次力量的重新洗牌。

但真正的“盛宴”不在“怎么把芯片造出来”，而在于“如何把它们整合起来并连成一张网”——这正是“三层蛋糕”理论的精髓所在。

CoWoS解决了从计算到内存的电信号极限延迟问题，构筑算力基座；SoIC在垂直方向无限逼近片内互连的极致密度，实现算力的立体整合；COUPE则在光层面打开了整个AI集群能效和带宽的“天窗”，实现算力的高速传输。

三层加在一起，正在重塑从芯片设计、制造到封装、互联的整套技术范式。

而对于身处这股浪潮中的每一个产业参与者，座次名单已经开始重新排定，历史性的洗牌期已然到来，谁能抓住先进封装与光互连的机遇，谁就能在万亿AI市场中占据一席之地。